【ITBEAR科技資訊】6月9日消息，楷登電子(Cadence)日前宣布在臺(tái)積電3納米(N3E)工藝技術(shù)基礎(chǔ)上成功流片其最新的Cadence 16G UCIe 2.5D先進(jìn)封裝IP。這款I(lǐng)P采用了臺(tái)積電的3DFabric CoWoS-S硅中介層技術(shù)，能夠提供超高的帶寬密度、高效的低功耗性能以及卓越的低延遲，非常適合需要極高算力的應(yīng)用場(chǎng)景。

Cadence的UCIe IP為裸片到裸片通信提供了開(kāi)放標(biāo)準(zhǔn)，隨著人工智能/機(jī)器學(xué)習(xí)(AI/ML)、移動(dòng)、汽車(chē)、存儲(chǔ)和網(wǎng)絡(luò)應(yīng)用推動(dòng)從單片集成向系統(tǒng)級(jí)封裝(SiP)Chiplet的轉(zhuǎn)變，裸片到裸片通信變得越來(lái)越重要。目前，Cadence正在與許多客戶合作，其中包括使用N3E工藝的UCIe先進(jìn)封裝IP的測(cè)試芯片已經(jīng)開(kāi)始發(fā)貨并可供使用。這個(gè)預(yù)先驗(yàn)證的解決方案可以實(shí)現(xiàn)快速集成，為客戶節(jié)省時(shí)間和精力。

Cadence的UCIe PHY和控制器的異構(gòu)集成簡(jiǎn)化了Chiplet解決方案，并具有裸片可重復(fù)使用性。完整的解決方案包括UCIe先進(jìn)封裝PHY、UCIe標(biāo)準(zhǔn)封裝PHY和UCIe控制器等。UCIe先進(jìn)封裝PHY專(zhuān)為支持5Tbps/mm以上Die邊緣帶寬密度而設(shè)計(jì)，能夠在顯著提高能效的同時(shí)實(shí)現(xiàn)更高的吞吐量性能，并可以靈活集成到多種類(lèi)型的2.5D先進(jìn)封裝中。UCIe標(biāo)準(zhǔn)封裝PHY則可以幫助客戶降低成本，同時(shí)保持高帶寬和高能效。而UCIe控制器則是一種軟IP核，可以在多個(gè)技術(shù)節(jié)點(diǎn)進(jìn)行綜合，并支持多種選項(xiàng)，如流、PCI Express(PCIe)和CXL協(xié)議。

據(jù)ITBEAR科技資訊了解，UCIe聯(lián)盟主席Debendra Das Sharma博士表示：“UCIe聯(lián)盟支持各公司設(shè)計(jì)用于標(biāo)準(zhǔn)和先進(jìn)封裝的Chiplet。我們非常高興地祝賀Cadence在實(shí)現(xiàn)先進(jìn)封裝測(cè)試芯片的流片里程碑上取得的成就，該芯片使用基于UCIe 1.0規(guī)范的die-to-die互連。成員公司在IP(擴(kuò)展)和VIP(測(cè)試)方面的進(jìn)展是該生態(tài)系統(tǒng)中的重要組成部分。再加上UCIe工作組的成果，業(yè)界將繼續(xù)看到基于開(kāi)放行業(yè)標(biāo)準(zhǔn)的新Chiplet設(shè)計(jì)進(jìn)入市場(chǎng)，促進(jìn)互操作性、兼容性和創(chuàng)新。”

Cadence一直是Chiplet系統(tǒng)解決方案產(chǎn)品領(lǐng)域的先驅(qū)，并將繼續(xù)推動(dòng)先進(jìn)節(jié)點(diǎn)和封裝架構(gòu)中各種多Chiplet應(yīng)用的性能和能效極限。Cadence的全球副總裁兼IP事業(yè)部總經(jīng)理Sanjive Agarwala表示：“我們認(rèn)為，協(xié)調(diào)整個(gè)行業(yè)的互連標(biāo)準(zhǔn)十分重要，而UCIe IP可作為橋梁，為大型系統(tǒng)級(jí)芯片提供開(kāi)放式Chiplet解決方案，達(dá)到或超過(guò)制造的最大光罩極限。基于臺(tái)積電N3E工藝的UCIe先進(jìn)封裝流片是為客戶提供開(kāi)放式Chiplet連接標(biāo)準(zhǔn)的關(guān)鍵里程碑和承諾。”

Cadence 16G UCIe 2.5D先進(jìn)封裝IP支持Cadence的智能系統(tǒng)設(shè)計(jì)(Intelligent System Design?)戰(zhàn)略，該戰(zhàn)略旨在實(shí)現(xiàn)SoC的卓越設(shè)計(jì)。